1、与架构师合作编写设计文档;
2、各级RTL编写，DFT，集成与功能验证;
3、指导junior工程师，带领团队协同完成任务。
任职要求：
1、5年以上设计经验，熟练使用Verilog,VHDL,SystemVerilog等设计语言;
2、熟悉时序制约定义和逻辑综合;
3、PPA分析与优化;
4、了解ARM、RISC-V指令集、CPU体系架构、存储器分级体系有所;
5、熟悉各类第三方IP及接口;
6、较强的脚本编写能力;
7、有加速器设计经验优先，有HLS相关经验优先，有车规芯片经验优先。
联系我时就说是在 赞业网 上看到的
职位发布者
ZHUANG LI
人事部
最近在线时间：2023-02-09 14:02
地址：中国（江苏）自由贸易试验区苏州片区苏州工业园区金鸡湖大道88号人工智能产业园G4-202-010单元 查看上班地址
50011802010409
