集成电路硬件设计数字电路混频器MatlabCadenceAllegro芯片测试模拟电路SerDesMATLAB
岗位职责：
1、根据项目要求规划芯片时钟产生及分布方案;
2、模拟时钟IP核设计，负责如下其中一项设计工作：
①设计高性能PLL，DLL，熟悉PLL、DLL设计原理
②设计GPLL，熟悉音视频时钟恢复原理
③设计ANACDR，熟悉CDR及PAM4工作原理
④设计高速高性能时钟相位混频器
⑤设计高速LCOSC3、根据项目要求分配设计指标，选取设计架构并设计相关模块;
4、撰写设计文档，协助完成芯片测试。
任职要求：
1、基础要求：
①硕士及以上（优秀本科亦可），微电子、电子、集成电路等相关专业;
②具有较强的沟通表达能力、团队协调能力、分析解决问题的能力;
③具备较强的责任心，对工作耐心细致、认真负责;
④具有良好的中英文阅读、文档写作能力。
2、技能要求：
①具有高速低抖动PLL、DLL等时钟电路设计经验;
②熟悉数字电路时序分析，具有良好的模拟电路设计理论基础，熟悉CMOS工艺;
③熟悉cadence，matlab工具，具备噪声建模及分析经验;
④具备的优秀的debug分析能力，熟悉高速示波器。
3、加分项：
①两年及以上相关岗位工作经验;;
②有serdes、dpll设计经验。
联系我时就说是在 赞业直聘 上看到的
职位发布者
CHEN FENG
人事部
最近在线时间：2023-02-09 14:02
地址：深圳市龙岗区吉华街道甘李二路11号中海信创新产业城19栋20楼01-02单元 查看上班地址
50011802010409
